77 K下碲镉汞APD探测器的高精度时间数字转换电路

章琪文; 陈洪雷; 丁瑞军; ZHANG Qi-Wen; CHEN Hong-Lei; DING Rui-Jun

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77 K下碲镉汞APD探测器的高精度时间数字转换电路 PDF

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章琪文 ^1,2
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陈洪雷 ¹
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丁瑞军 ¹
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1. 中国科学院上海技术物理研究所中国科学院红外成像材料与器件重点实验室，上海200083； 2. 中国科学院大学，北京 100049

中图分类号： TN29

最近更新：2022-02-28

DOI：10.11972/j.issn.1001-9014.2022.01.033

摘要

碲镉汞雪崩光电二极管（HgCdTe APD）是目前红外焦平面技术前沿研究之一，低温下高精度时间标记读出电路是APD焦平面的基础，直接影响到APD红外焦平面性能。时间数字转换电路（TDC）是实现高精度时间标记的方法之一。基于对低温下金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor， MOSFET）器件的分析，设计了一款游标型TDC电路，该方法利用同步计数器量化整数倍周期，实现粗计数6 bits的输出；通过片上锁相环倍频的高频时钟来量化不足一个时钟周期的部分，以实现精计数6 bits的输出。电路采用标准互补金属氧化物半导体（Complementary Metal Oxide Semiconductor， CMOS）工艺流片，工作在120 MHz的主频与77 K下测试得到，能够分辨最小精度为236.28 ps，其中微分非线性为-0.54~0.71 LSB，积分非线性为-1.32~1.21 LSB。

关键词

碲镉汞 e-APD; 时间数字转换电路; 游标型延时线; 非线性度

引言

碲镉汞APD探测器是近十几年发展起来的新型探测器^［

1-2］，相比于其他材料探测器，它在线性模式下^{［参考文献 3

百度学术}3］具有非常高的增益，在几十到几百倍之间，同时有低的过剩噪声、高的灵敏度，能实现单光子的探测，而且能很好地应用于激光主被动探测，同时获得目标物体的强度信息和时间信息，以实现实时的三维成像。

在三维成像测距中，碲镉汞APD读出电路^［

4，18］是把探测的光信号转换为电信号后进行模数转换输出。模数转换中时间数字转换电路（Time-to-Digital Converter Circuit， TDC）^{［参考文献 5

百度学术}5］把携带时间信息的模拟信号转换为数字信号读出，从而实现对时间的量化，它的精度将决定能分辨的最小时间^{［参考文献 6

百度学术}6］。

目前对于低温下焦平面碲镉汞APD读出电路的报道，国外主要集中在法国Sofradir公司、美国DRS公司和Raytheon公司，其中法国Sofradir公司报道了在77 K下，采用电容跨阻放大器（Capacitive Transimpedance Amplifier， CTIA）结构带两个负反馈电容的形式下，能实现100 ps的精度^［

8］，Raytheon报道过在300 K的条件下实现300 ps的精度^{［参考文献 9

百度学术}9］。而国内在这方面的研究较少，其中东南大学在常温下采用延迟链锁相环的结构实现了1 ns的精度，因采用单延迟链，它受限于单个延迟门的精度^{［参考文献 11

百度学术}11］。

本文基于碲镉汞APD工作在77 K下的特点，对低温下读出电路TDC结构特性展开研究，以实现高时间精度。设计采用游标型双延迟线TDC结构，它的精度不受单个门延迟的影响，同时延迟单元偏置电压外接，实现电压可选。电路流片采用华润上华（CSMC）0.5 μm 2P3M工艺，在77 K下测试得到时间精度为236.28 ps，功耗为14.459 mW。

1 探测器噪声分析

探测器噪声主要由1/f噪声、产生-复合噪声、白噪声三部分构成。本文首先对碲镉汞APD探测器噪声进行分析，噪声测试系统是基于傅里叶变换噪声频谱分析仪，系统背景噪声水平约2×10^-28 A²/Hz，可用于对现有器件噪声水平进行表征。当给器件加一定的偏置电压，器件的电流信号经前置放大器放大后输入到傅里叶变换的噪声频谱分析仪^［

10］，对测试数据进行处理分析。其中前置放大器噪声应尽量小，以保证测试的准确性，本文采用的DL1211前置放大器，它的系统噪声值远小于待测器件噪声。

使用的HgCdTe APD器件在77 K下截止波长为6.4 μm，增益归一化暗电流密度（Gain Normalized Dark Current Density， GNDCD）用于表征APD器件在发生雪崩倍增时的暗电流变化情况，过剩噪声因子（Excess Noise Factor， F）为器件的输入信噪比与输出信噪比的比值，测试结果如图1所示，在6 V以下器件状态稳定，GNDCD变化平缓，从8 V开始由于隧穿电流的增加，其暗电流也迅速增大。过剩噪声因子F在偏压小于7.5 V时约为1.2，目前国外DRS和CEA-LETI等公司的F值都在1.1~1.4左右。

图1 APD焦平面器件过剩噪声因子与GNDCD

Fig. 1 Excess noise factor of APD FPA and GNDCD with different bias

测量计算得到噪声等效光子（Noise Equivalent Photons， NEPh）和DRS公司对比结果，在增益为100的情况下能实现NEPh值为8左右，如图2所示。

图2 本文和DRS在NEPh的对比

Fig. 2 Comparison of this article and DRS in NEPh

2 读出电路分析

基于探测器和读出电路工作在77 K下，首先对低温下MOSFET器件的特性展开研究。随着温度降低，半导体电离能力变弱，即空穴或电子浓度降低，使得表面势的大小产生改变，导致MOSFET参数发生变化，如阈值电压变大和源漏电容变小等，从而影响低温下读出电路工作特性。因此，建立一个低温电路仿真模型来更好地表征电路性能。

表1是在300 K和77 K下对MOSFET器件性能进行测试，低温下NMOS和PMOS的主要参数都发生了明显变化，如低温下阈值电压V_th0变大0.2 V左右；迁移率μ₀变大约三倍；单位源漏寄生电阻R_dsw变大约1.5倍；饱和速度v_sat增幅约为3倍。

表1 MOSFET参数提取结果

Table 1 Extraction results of the MOSFET parameters

Model parameters	Unit	NMOS		PMOS
Model parameters	Unit	77 K	300 K	77 K	300 K
V_th0	V	0.958	0.719	-1.121	-0.724
μ₀	cm²/Vs	1 370	434	564	172
v_sat	m/s	9.59E4	7.47E4	9.61E4	3.81E4
R_dsw	Ω-μm	1 663.2	1 373.16	3 841.31	2 530.47

图3是长宽比W/L=20 μm/0.55 μm的NMOS器件常温和低温下测得的I-V曲线，在相同栅源电压V_gs下，77 K下NMOS器件饱和区的工作电流显著高于常温。

图3 77 K和300 K下W/L=20 μm/0.55 μm的NMOS I-V曲线

Fig. 3 I-V curves of NMOS at 77 K and 300 K. The size of the NMOS is W/L=20 μm/0.55 μm

基于低温特性，对读出电路结构进行设计，整体框图如图4所示，它主要由前级放大电路、采样保持电路、时间数字转换电路、锁相环（Phase Locked Loop， PLL）等组成。其工作原理为：当发射激光脉冲时，Sync signal信号同步触发TDC电路开始工作，当探测器探测到返回激光脉冲时，电路迅速积分使电压达到TDC比较器阈值并翻转，产生一个停止计数信号，TDC把携带时间信息的模拟信号转换为数字信号，从而对时间量化，实现三维测距。

图4 读出电路整体框图

Fig. 4 ROIC overall block diagram

TDC采用游标型（ Vernier）结构，相比其他结构，它具有高精度、动态范围大、易控制等优点。TDC由比较器、游标延迟线电路（粗和精计数电路）、控制电路等组成。

游标型TDC的工作时序如图5所示。起始信号和结束信号之间的时间T1由三部分组成：起始信号Start和下一个计数器时钟上升沿之间的时间间隔T3、时钟周期T2、结束信号Stop与下一个时钟上升沿之间的时间间隔T4。

T 1 = m * T 2 + T 3 - T 4

（1）

图5 TDC时序图

Fig. 5 TDC sequence chart

通过coarse-counter去量化整周期的时间，vernier-delay去量化不满一个周期的时间来提高精度，游标延迟链的最低有效位（Least Significant Bit， LSB）为两条延迟链上延迟单元的时间差值。计时范围由计数器容量决定，而时间精度取决于比较器的精度和游标延迟链的精度。

2.1　比较器设计

比较器是把接收到的信号与偏置电压V_comp进行比较，判断计数是否结束。高分辨率的TDC需要高精度、高速比较器，本文基于开环比较器和再生比较器的优点设计了一个高速比较器，电路结构如图6所示。

图6 比较器原理图

Fig. 6 The comparator schematic diagram

前置放大器放大输入差分信号，提高比较器的精度，其本身的隔离作用使得比较器具有较低的回踢噪声和输入失调电压。迟滞锁存器结构是核心，它能有效地提高比较器的速度并决定能分辨的精度。自偏置差分放大器是为了驱动后续大的输出电容。自偏置结构输入动态范围为1~3 V，所以在锁存结构下面加了一个NMOS管，用于抬高锁存器的最低电压，使得自偏置电路工作在正常状态下。

传输时延影响电路的线性度，其变化范围不能超过计数器的一个计数周期，否则会导致非线性变大。增益和失调电压是影响比较器精度的主要原因，由于增益带宽积为一个常数，为了保证足够的带宽而限制了增益大小。低失调会使得电路精度提高，大的增益往往伴随着高的功耗。

失调电压主要由前级放大器和锁存器输入电压两部分组成，即：

σ = \sqrt[2]{σ_{v o s p r e a m p}^{2} + \frac{1}{A_{V}^{2}} σ_{v o s l a t c h}^{2}}

，

（2）

其中， $A_{V}$ 是预放大器的增益，前级放大器的失调电压很大程度上影响整个比较器的失调电压。

预放大器对失调有贡献的晶体管主要是输入管M1、M2和负载管M5、M6，即：

σ_{o f f s e t}^{2} = σ_{1.2}^{2} + σ_{5.6}^{2}

，

（3）

其中，

σ_{1.2}^{2} \approx \frac{g_{m 1.2}}{g_{m 7.8}} [\frac{A_{V T P}^{2}}{W L} + (\frac{V_{D S 1.2}^{2}}{4} * \frac{A_{β P}^{2}}{W L})]

，

（4）

σ_{5.6}^{2} \approx \frac{A_{V T N}^{2}}{W L} + (\frac{V_{D S 5.6}^{2}}{4} * \frac{A_{β N}^{2}}{W L})

，

（5）

式中， $A_{V T N}$ 、 $A_{V T P}$ 和 $A_{β N}$ 、 $A_{β P}$ 分别是工艺模型的阈值电压失调因子和工艺因子的失调。从公式可知，增加管子尺寸可以降低失调的影响。

对比较器进行仿真，比较器一端加固定电压2 V，另一端加一个斜坡电压，从1 V到3 V的斜坡，其时间间隔为1.06 ms，对比较器电路进行Monte Carlo与Corner仿真。图7是比较器在CMOS工艺下，处于低温77 K时，tt，ff，fs，sf，ss等不同状态下选取Corner仿真中最差的一种情况，等效输入失调电压为0.45 mV，符合12 bit精度设计的需求。

图7 比较器输入失调电压仿真结果

Fig. 7 Simulation results of input offset voltage of comparator

表2给出了高速比较器的参数仿真结果。

表2 比较器仿真结果

Table 2 Comparator simulation results

Gain	77.99 dB
Delay Time	10.01 ns
Resolution	12 bits
Noise	7.621v/sqrt（hz）@1MHz

2.2　Vernier延迟链电路设计

用于精计数的游标型延迟链电路结构如图8所示^［

12-14］。它由两条延时链（多个相同延迟单元串联）和D触发器组成，其核心是延迟单元，上下延迟单元之间的延迟时间差值决定能分辨的精度，D触发器采用的是真单相时钟触发器（ True Single-Phase Clock Flip-Flop， TSPC）结构^{［参考文献 15-17}15-17］。延迟链的长度取决于主时钟和两个延迟单元t1和t2延迟时间差值的精度。

图8 游标型TDC结构示意图

Fig. 8 Vernier TDC structural diagram

游标延迟链的精度在于两个延迟单元延迟时间的差值，而不受单个延迟单元的绝对时间限制。两条延时链分别传送start信号和stop信号，延迟时间分别为t1和t2（t1>t2）。两个延迟单元延迟时间的差值T_LSB为：

T_{L S B} = t 1 - t 2

，

（6）

每一级通过D触发器（ D Flip-Flop， DFF）进行采样，在stop信号追上start信号之前，输出为0；当第N级刚刚追上或者超过时，输出为1，实现翻转，停止计数。即得到延迟时间为T=N* $T_{L S B}$ 。T的最大值应该大于等于电路的主频时钟的一个周期，故延迟链的延时单元个位应大于等于2⁶个，对于面阵来说，这部分可以共用。

延迟单元电路采用压控式结构，如下图9所示，相比于传统的反相器组成的延迟单元，增加了电压可调节偏置管M3和M7，改变V_trl可以得到不同的延迟；同时增加M4和M8管，用于保证在所有工艺角下偏置管都能达到满摆幅调节。同时，延迟单元采用对称式结构，减少因版图的寄生效应带来的影响。设计中NMOS管的尺寸W/L为2：1，而PMOS管采用4：1的宽长比。

图9 延迟单元电路

Fig. 9 The delay cell circuit

在仿真过程中对偏置电压从0~5 V进行扫描，同时仿真温度分别为常温和77 K下做对比，得到不同状态下的延迟时间值，如下图10所示。从图中可以看出，在低温下延迟单元容易实现更小的时间精度。

图10 不同温度、不同偏置电压下的延迟时间

Fig. 10 Delay time for different temperatures and different bias voltages

2.3　单元电路仿真

在完成整个单元电路设计后，对全电路进行仿真。在主时钟（ Clock， CLK）为120 MHz的主时钟下，两条延迟链加的偏置电压分别为1 V、4 V，设置起始信号start（发射激光脉冲信号）和结束信号stop（接收到激光脉冲）之间的时间间隔为T，T的变化以每隔l ns时间，从846 ns变化到850 ns进行测试，即start和主时钟CLK最近的脉冲上升沿的时间间隔从2.6 ns变化到6.6 ns。

在77 K下，采用CSMC 0.5μm 2P3M工艺进行仿真，仿真结果如表3所示，在一个周期内输入的时间间隔不同下，输出的精计数结果不同，计算得到时间精度为136.8 ps。

表3 游标型TDC仿真输出结果

Table 3 Vernier TDC simulated output

Time interval/ns	Coarse counter （Binary output）	Fine counter （decimal output）
846	100 000	19
847	100 000	27
848 849	100 000 100 000	34 42
850	100 000	50

3 电路测试结果及分析

电路流片后，测试芯片采用QFP64封装，将测试芯片放置在定制设计的印刷电路板（Printed Circuit Board，PCB）上，将PCB组装在实验室杜瓦瓶中，用于常温和77 K下测试。

基于NI公司开发的软硬件搭建了一套测试系统，如图11所示。它由计算机上的高速数字输入输出（Digital In and Out， DIO）系统、NI6552数字时序发生器、Agilent电压源、NI6552数字采集卡、被测芯片和示波器构成。NI6552有20个通道，能实现数字时序的发送和采集。电压源为芯片提供偏置，高速DIO系统控制NI6552进行时序发送和采集，测试系统可以进行多次重复采样。

图11 TDC电路测试系统示意框图

Fig. 11 The schematic block diagram of TDC circuit Testing system

针对常温和77 K下，在恒定的时间间隔内对TDC精度进行测试，测试时序如图12所示。Master_CLK是电路的主时钟信号，RST是用于电路的复位信号，Start是发射激光脉冲信号并同步触发计数器开始工作的信号，Stop信号为探测器接收到信号，使得计数器停止计数。它们之间的时间间隔T设为850 ns。Shift CP是移位寄存器的时钟信号，用来把串行数据读出。

图12 测试时序

Fig. 12 Test sequence diagram

粗计数测试结果如图13所示，它由6位移位寄存器组成，在常温和77 K下的测试输出二进制结果都是10 000，和理论计算一致。

图13 常温和77 K下粗计数测试结果

Fig. 13 Coarse counting test results at room temperature and low temperature

精计数测试结果如下图14所示。横坐标表示STOP追赶START信号过程中经过的延迟单元的个数，纵坐标代表重复实验的次数。在6.6 ns的时间内，常温下追赶平均用了22.187个周期的时间，即TDC的精度为297.472 ps，其RMS值为3.1035 ps；而低温下追赶平均用了27.933个周期，即TDC能够实现236.280 ps的精度，其RMS值为3.1149 ps。低温下结果好于常温是由于低温下MOSFET器件特性发生了变化，使得延迟链更加线性。

图14 常温和低温下测试精计数值

Fig.14 Fine counting value at room temperature and low temperature test

仿真结果和低温测试结果相差很大的原因在于以下几点：环境、电源噪声与PCB环寄生电容带来的影响；用于倍频的锁相环存在50 ps的抖动，对时钟脉冲形成干扰，从而影响时间精度；延时链延迟受到外部电压控制，产生电压的电源输入本身的抖动带来的影响；延迟链过长导致的失配和不稳定性；在版图设计中模拟数字没有完全隔离开导致的信号串扰；对于高频数字部分来说，寄生效应对电路影响颇大，导致延迟单元延迟时间变大。

从测试结果可以得到，重复实验出现了追赶周期的偏差，是积分非线性导致的。积分（Integral，INL）和微分（Differential，DNL）非线性用来表示每1 LSB下的量化曲线与理想曲线的偏差，DNL主要反映的是时间码宽之间的不均匀性，而INL是实际特性曲线与理想曲线在水平方向上的最大偏差。为确保传输函数的单调性，DNL应该小于等于1。用Origin Pro对低温下测试数据进行拟合，得到微分和积分非线性度为下图15所示，其值分别为-0.54~0.71 LSB和-1.32~1.21 LSB。

（a）

（b）

图15 （a）微分非线性，（b）积分非线性

Fig. 15 （a） Differential non-linearity，（b） integral non-linearity

从中可知TDC的|DNL|<1LSB，|INL|<2LSB。

在77 K和300 K下，全电路参数测试结果如下表4所示，并与Raytheon和东南大学结果进行比较。对于更先进的工艺，在一定的像元面积内可以实现更大的动态范围和更高的精度。由于电源电压的下降，对于游标型TDC，可调节的范围降低，但精度得到提高，同时电路功耗下降。对于延迟链来说，工艺先进条件下，就更加需要考虑版图中每级延迟单元之间连线对精度带来的影响，它会带来非线性结果。

表4 在300 K和77 K下对比本工作与Raytheon的性能参数

Table 4 Compare the performance parameters of this work and Raytheon at 300 K and 77 K

Performance parameter	This work		Raytheon^{［参考文献 19 百度学术}19］	Southeast University^{［参考文献 20 百度学术}20］
Technology	CSMC CMOS 0.5 μm		TSMC CMOS 0.18 μm	CSMC CMOS 0.5 μm
Temperature Resolution	77 K 236.28 ps	300 K 297.47 ps	77 K 166.67 ps	300K 0.8 ns
Dynamic Range	12 Bits	12 Bits	12 Bits	13 Bits
Supply Voltage	5 v	5 v	1.8 V	5 V

最后在77 K下，改变待测时间间隔T，让Start信号每次向Stop信号移动1 ns进行测试，即时间间隔从851 ns到845 ns范围变化、步长为1 ns进行测试，则对应的不满一个CLK的时间间隔从7.6 ns变化到1.6 ns。对每个状态进行多次重复采样下，计算平均追赶时间。其精计数输出结果如图16所示，说明传输延时链单调性好。

图16 不同延迟时间下精计数输出结果

Fig. 16 The output results of fine counting under different delay time

4 结论

本文在分析研究碲镉汞APD工作特性以及CMOS低温模型的基础上，开展了对TDC电路的设计研究和实验分析。研究结果表明，采用游标型延迟链电路结构是提高TDC分辨率的有效方法。其中，比较器的精度和两个延迟单元的延迟时间相对偏差是影响TDC分辨率的关键因素。在控制好电路的结构和参数设计下，即使采用工艺精度不高的0.5 μm 2P3M CMOS工艺，在77 K的温度下也能够得到分辨率优于300 ps的高精度TDC，且积分和微分非线性分别为|DNL|<1 LSB、|INL|<2 LSB。这一研究成果对红外焦平面低温TDC电路的研究具有重要意义。

References

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